Главная
Новости рынка
Рубрикатор



Архив новостей -->



зебра люберцы отзывы

 



   

В. Денисенко

Особенности субмикронных МОП-транзисторов

Традиционная структура МОП-транзистора обеспечила снижение длины затвора от 10 мкм в 70-х годах до 0,06 мкм в настоящее время путём простого масштабирования, то есть уменьшением длины затвора, толщины диэлектрика и глубины залегания p-n-переходов. Однако переход проектных норм через границу 130 нм в рамках традиционной конструкции наталкивается на физические ограничения. Таким образом, транзисторы для технологий XXI века должны иметь иную структуру и использовать новые материалы для подзатворного диэлектрика.

Введение

С уменьшением геометрических размеров транзисторов снижается площадь кристалла, уменьшаются паразитные ёмкости, улучшается быстродействие и снижается энергопотребление СБИС. За последние 30 лет длина затвора МОП-транзистора уменьшилась в 200 раз (с 10 мкм в начале 70-х годов до 60 нм в наши дни) [1]. В настоящее время коммерчески доступной является технология с минимальными горизонтальными размерами элементов 0,13 мкм, позволившая реализовать массовое производство микропроцессоров Intel Pentium 4 с тактовой частотой более 2,5 ГГц на МОП-транзисторах с длиной канала 60 нм и толщиной подзатворного окисла 1,5 нм [1]. В соответствии с прогнозами Ассоциации предприятий полупроводниковой индустрии NTRS, минимальные размеры элементов будут продолжать быстро уменьшаться и к 2012 году достигнут 50 нм.

Каждый технологический шаг в направлении уменьшения размеров сопряжён с ростом проблем конструирования и производства, которые приходится решать для обеспечения теоретиче-ски прогнозируемых характеристик транзистора. Любое улучшение одних параметров приводит к ухудшению других, причём с уменьшением размеров взаимное влияние параметров становится всё более сильным.

С ростом степени интеграции СБИС и систем на кристалле увеличивается доля чипов, содержащих аналоговые блоки, которые обеспечивают взаимодействие с окружающим миром, необходимое для крупных и функционально законченных систем. К транзисторам для аналоговых и цифровых применений предъявляются противоречивые требования. Для цифровых СБИС пороговое напряжение нельзя снижать неограниченно, поскольку при этом увеличивается подпороговый ток, который определяет потребление энергии СБИС в неактивном состоянии. Верхний предел порогового напряжения ограничивается четвертью от напряжения питания [2], которое стараются снизить для уменьшения потребляемой мощности. Однако для аналоговых схем идеальным является нулевое пороговое напряжение Vt = 0, что увеличивает динамический диапазон аналоговой схемы, определяемый разностью между напряжением на затворе и Vt, то есть (Vgs – Vt).

Особыми требованиями к "аналоговым" транзисторам являются также повышенная нагрузочная способность (ток стока в режиме насыщения), линейность и малые нелинейные искажения на малом сигнале. Для дифференциальных каскадов и токового зеркала важна согласованность характеристик транзисторов.

Основными проблемами микроминиатюризации МОП-транзисторов являются туннелирование через затвор, инжекция горячих носителей в окисел, прокол между истоком и стоком, утечки в подпороговой области, уменьшение подвижности носителей в канале, увеличение последовательного сопротивления между истоком и стоком, обеспечение запаса между пороговым напряжением и напряжением питания. Транзистор должен иметь слабую зависимость порогового напряжения от напряжения на стоке, от длины и ширины канала, а также большую передаточную проводимость, большое выходное сопротивление, малое сопротивления областей истока и стока и большую нагрузочную способность. Емкости затвора и p-n-переходов должны быть минимальны. Разброс параметров техпроцесса, который растёт с уменьшением размеров транзистора, не должен снижать процент выхода годных кристаллов.

Конструкции МОП-транзисторов в СБИС

Наиболее распространённой конструкцией МОП-транзистора, используемой более 10 лет в полупроводниковой промышленности, является LDD (Lightly Doped Drain) структура (рис. 1, 2). Её особенностью является наличие мелких слаболегированных областей, которые удлиняют области истока и стока в сторону канала. Концентрацию легирующей примеси в этих областях (фосфор и бор) и режим её разгонки выбирают таким образом, чтобы получить плавный p-n-переход. Обычно концентрация примеси составляет от 4·1018 до 8·1018 см-3, в то время как в n±областях она достигает 5·1019 – 1·1020 см-3. Полученное таким способом снижение напряжённости электрического поля в канале на границе со стоком уменьшает энергию горячих электронов, которые вызывают долговременную деградацию параметров транзистора. Слаболегированные LDD-области также повышают напряжение прокола, инжекционного и лавинного пробоя транзистора, уменьшают DIBL-эффект и эффект модуляции длины канала.

Типовая структура МОП-транзистора
Рисунок 1. Типовая структура МОП-транзистора. Пунктиром показан ореол (halo), охватывающий LDD-области истока и стока
Внешний вид топологии субмикронного МОП-транзистора
Рисунок 2. Внешний вид топологии субмикронного МОП-транзистора [5]

Глубина LDD-областей истока и стока составляет 50–100 нм для транзисторов с длиной канала 0,25 мкм (рис. 3, табл. 1). Уменьшение глубины p-n-переходов до 10 нм приводит к увеличению сопротивления слоёв истока и стока до 10 кОм/квадрат, что ограничивает нагрузочную способность транзистора. Перекрытие LDD-областей затвором должно быть не менее 15–20 нм, чтобы предотвратить снижение нагрузочной способности транзистора [2]. Толщина поликремниевого затвора составляет порядка 300 нм.

Таблица 1. Масштабирование МОП-транзисторов согласно NTRS [28]

Проектные нормы, нм 250 180 130 100 70
Толщина окисла, нм 4–5 3–4 2–3 1,5–2 <1,5
Глубина p-n-переходов, нм 50–100 36–72 26–52 20–40 15–30
Напряжение питания, В 1,8–2,5 1,5–1,8 1,2–1,5 0,9–1,2 0,6–0,9
Ток утечки, нА/мкм 1 1 3 3 10
Нагруз. способн., мА/мкм 600/280 600/280 600/280 600/280 600/280
Мощность/кристалл, Вт 70 93 121 120 114

Рисунок 3. Уменьшение глубины залегания p-n-переходов LDD-областей истока и стока с развитием технологии

Для снижения емкостей транзистора выбирают слаболегированную подложку, а для обеспечения необходимого порогового напряжения и снижения напряжения прокола применяют легирование канала примесью того же типа, что и в подложке. Легирование выполняют примерно на глубину области пространственного заряда под затвором.

Контакты к областям истока, стока и к поликремниевому затвору выполняют с промежуточным формированием слоя TiSi2 или CoSi2 толщиной порядка 40 нм, что обеспечивает удельное сопротивление около 5 Ом на квадрат [3]. Изоляция между поликремниевым за-твором и контактами к истоку и стоку выполняется в виде спейсера (разграничителя) (рис. 1) из Si3N4.

Концентрация примеси в канале составляет 5·1017 – 1·1018 см-3 [4]. Увеличение концентрации примеси свыше этого значения, необходимое для транзисторов с длиной канала менее 100 нм, ведёт к появлению туннелирования электронов через р-n-переходы истока и стока.

Толщина окисла для транзисторов с длиной канала 0,1 мкм составляет 3–4 нм. Между толщиной окисла tox и длиной канала L МОП-транзисторов, изготавливаемых фирмой Intel в течение последних 20 лет, существует эмпирическая зависимость L = 45·tox [2].

Для формирования карманов МОП-транзисторов разного типа проводимости (рис. 4) используют фосфор и бор. Изоляцию между карманами выполняют обычно мелкими канавками, стенки которых окисляют, а внутренность заполняют поликремнием. Эта технология изоляции стала доминирующей в транзисторах, выполненных по 0,25-микронной технологии и пришла на смену изоляции локальным окислением кремния (LOCOS) [5].

Комплиментарная пара транзисторов, использованная в 0,25-мкм техпроцессе при производстве микропроцессоров Intel® Celeron и Pentium® II
Рисунок 4. Комплиментарная пара транзисторов, использованная в 0,25-мкм техпроцессе при производстве микропроцессоров Intel® Celeron и Pentium® II [3]

Показанная на рис. 1 структура транзистора обеспечила снижение длины затвора от 10 мкм в 70-х годах до 0,06 мкм в настоящее время путём простого масштабирования (табл. 1), то есть уменьшением длины затвора, толщины диэлектрика и глубины залегания p-n-переходов. Однако переход проектных норм через границу 130 нм в рамках традиционной структуры транзистора наталкивается на физические ограничения (табл. 2). Уменьшение толщины окисла приводит к росту туннельного тока утечки затвора, уменьшение глубины залегания p-n-переходов - к росту последовательного сопротивления областей транзистора, при уменьшении длины канала и порогового напряжения растёт подпороговый ток. Таким образом, транзисторы для технологий XXI века должны иметь иную структуру и использовать новые материалы для подзатворного диэлектрика.

Таблица 2. Ограничения дальнейшей миниатюризации [2]

Характеристики Предел Причина ограничения
Толщина окисла 2,3 нм Туннелирование через окисел
Глубина p-n-переходов 30 нм Сопротивление областей истока и стока
Легирование канала Vt = 0,25 В* Подпороговый ток
Мелкие области истока и стока 15 нм Сопротивление
Длина канала 60 нм Подпороговый ток
Длина затвора 100 нм Подпороговый ток

*) Vt - пороговое напряжение.

Методы улучшения характеристик МОП-транзисторов

Уменьшение порогового напряжения при снижении длины канала является индикатором появления короткоканальных эффектов при разработке новых технологий и одновременно существенным препятствием на пути сокращения размеров транзисторных структур. Для борьбы с эффектами короткого канала используется изменение профиля легирующей примеси как в горизонтальном, так и в вертикальном направлении. В горизонтальном направлении (вдоль канала) создают ореол (halo) вокруг слаболегированных областей истока и стока [6,7] (рис. 1), выполняют ионную имплантацию в кармашки (pockets) [8]. В вертикальном направлении создают неоднородное (ретроградное) распределение примеси [9,2], экстремально мелкие области истока и стока, применяют новые материалы с большей, чем у окиси кремния, диэлектрической проницаемостью [2].

Проникновение области обеднения стока в канал является основной причиной появления короткоканальных эффектов. Однако их нельзя устранить путём простого повышения концентрации легирующей примеси в подложке, поскольку при этом растёт подпороговый ток и уменьшается подвижность носителей в канале, вызывающая де-градацию нагрузочной способности транзистора. Наиболее распространённым решением этой проблемы является реализация так называемого обратного эффекта короткого канала, когда с уменьшением длины канала пороговое напряжение возрастает. Этого можно достичь применением ореола (halo) во-круг областей истока и стока (рис. 1).

Ореол создаётся ионным легированием примеси того же типа проводимости, что и карман (бор или индий для n-канального транзистора и мышьяк для p-канального). Индий, по сравнению с бором, снижает крутизну падения порогового напряжения, в зависимости от длины канала, и уменьшает разброс наклона подпороговой характеристики [6]. Ионное легирование может выполняться вертикально, но чаще под углом, для чего кремниевую пластину наклоняют на угол от 20–30 до 90 град. по отношению к ионному пучку, чтобы направить его под затвор. Ореол делают обычно на том же этапе литографии, что и мелкие слаболегированные области истока и стока. Энергию имплантации выбирают достаточно большую, чтобы увеличить глубину залегания ореола. После формирования спейсера, во время отжига областей истока и стока, имплантант диффундирует за LDD-области, обеспечивая показанный на рис. 5 профиль распределения примеси.

Профиль примеси в области ореола и слаболегированной (LDD) области истока или стока для 0,25-мкм технологии
Рисунок 5. Профиль примеси в области ореола и слаболегированной (LDD) области истока или стока для 0,25-мкм технологии [2]

Принцип действия ореола основан на том, что пороговое напряжение МОП-транзистора зависит от средней концентрации примеси под затвором, а не от её горизонтального распределения. Поэтому введение ореола увеличивает пороговое напряжение, однако практически не влияет на среднюю подвижность носителей в канале.

Ионное легирование в кармашек (pocket) [8] отличается от ореола только тем, что охватывает не всю LDD-область, а только её часть у поверхности или снизу (рис. 9) [8].

Крутое ретроградное распределение примеси в кармане (SSRW)
Рисунок 6. Крутое ретроградное распределение примеси в кармане (SSRW) [2]

Крутое ретроградное распределение примеси (Super Steep Retrograde Well, SSRW) [9,2] (рис. 6) создаётся путём медленной диффузии мышьяка или сурьмы для р-канальных приборов и индия для n-канальных. Благодаря возможности устанавливать поверхностную концентрацию легирующей примеси независимо от объёмной, появляется дополнительная степень свободы для независимой регулировки порогового напряжения и концентрации примеси в подложке, влияющей на величину области пространственного заряда и, соответственно, короанальные эффекты. Правильное применение идеи SSRW позволяет ослабить влияние короткоканальных эффектов и увеличить поверхностную подвижность носителей, однако при этом несколько увеличивается подпороговый ток [9].

Сравнение структур с однородным и ретроградным распределением примеси достаточно неоднозначно из-за сложности выбора условий сравнения и иногда даёт противоречивые результаты [9]. Разновидностью крутого ретроградного распределения примеси является дельта-легирование подложки, имеющее аналогичные свойства.

Одним из путей увеличения передаточной проводимости и нагрузочной способности МОП-транзистора является уменьшение толщины подзатворного окисла [10]. Толщина окисла ограничивается появлением паразитного туннельного тока, который увеличивает энергопотребление микросхемы, и нестабильностью напряжения пробоя окисла, снижающей надёжность.

Экспериментально показана возможность уменьшения толщины подзатворного диэлектрика до 1,5 нм [4]. В эксперименте длина канала составляла около 0,1 мкм, при этом нагрузочная способность транзистора была равна 1 мА/мкм, передаточная проводимость — 1000 мСим/мм при комнатной температуре.

Рост туннельного тока через окисел является не единственной преградой на пути уменьшения его толщины. В экспериментах с приборами, имеющими толщину затвора 1,2–2,8 нм, было показано, что с ростом туннельного тока увеличивается статистический разброс порогового напряжения. Это объясняется тем, что пороговое напряжение начинает зависеть от падения напряжения на омическом сопротивлении затвора; падение напряжения вызывается прохождением туннельного тока. При этом в разброс порогового напряжения вносится компонента, связанная с разбросом сопротивления затвора.

Ещё одной причиной, мешающей дальнейшему уменьшению размеров транзисторов, является квантово-механическая природа инверсионного слоя, которая не позволяет электронам располагаться непосредственно у поверхности кремния. Максимум пространственного распределения электронов находится на расстоянии около 1 нм от поверхности. Это увеличивает эффективную толщину окисла примерно на 0,3 нм [3]. Кроме того, вследствие ограниченной концентрации примеси в поликремниевом затворе в нём наступает режим обеднения, из-за которого увеличивается эффективная толщина подзатворного слоя диэлектрика. Общее увеличение эффективной толщины составляет около 0,7 нм [3], что уменьшает ток стока и нагрузочную способность транзистора.

В экспериментах с приборами, имеющими толщину окисла 1,3–1,5 нм [10], было обнаружено, что туннельный ток через подзатворный диэлектрик может быть существенно уменьшен путём повышения однородности плёнки окисла. Для получения однородной плёнки в работе [10] использовано селективное эпитаксиальное наращивание нелегированного кремния для получения канала МОП-транзистора, поскольку плёнка окисла на эпитаксиально выращенном кремнии получается более однородной. Для получения канала сначала была выполнена ионная имплантация бора в область канала для n-канального транзистора и фосфора для р-канального. Затем из газовой фазы был выращен эпитаксиальный слой нелегированного кремния толщиной от 5 до 20 нм. Благодаря предварительному легированию кремния был получен практически идеальный ретроградный профиль примеси в эпитаксиальном слое. После этого была получена тонкая (1,5 нм) плёнка окисла путём окисления эпитаксиального слоя в сухом кислороде. Затвор был выполнен не из поликремния, как обычно, а из TiN. Зернистость TiN примерно в три раза меньше, чем у поликремния, что улучшило однородность диэлектрика под затвором.

Ключевым моментом техпроцесса для длин канала менее 100 нм является получение мелких (менее 20 нм) p-n-переходов. Однако они дают неприемлемо высокое сопротивление областей истока и стока. Для его снижения обычно используют промежуточный слой из TiSi2 или CoSi2, однако оригинальное решение этой проблемы преложено в [11], рис. 7. После формирования слоя подзатворного окисла толщиной 4,6 нм формируется поликремниевый затвор с помощью электронно-лучевой литографии. Между затвором и областями локального окисления оставляется пространство 0,35 мкм для формирования областей истока и стока. Боковые стенки поликремниевого затвора защищаются тонким (10–20 нм) слоем Si3N4 для отделения затвора от контактов к истоку и стоку. После этого выполняется селективное эпитаксиальное наращивание слоя SiGe толщиной 50 нм, легированного фосфором. Далее формируют второй защитный слой на боковых стенках поликремниевого затвора, который является маской для последующей имплантации областей истока и стока. При последующей диффузии фосфора из нанесённого ранее слоя SiGe формируются мелкие слаболегированные области истока и стока. Контакты к истоку, стоку и затвору выполняют селективным наращиванием вольфрама. Полученная таким образом структура показана на рис. 7 и 8. Часть эпитаксиального слоя, находящаяся поверх мелких областей истока и стока, понижает их омическое сопротивление.

МОП-структура, в которой мелкие области истока и стока получены диффузией из легированного фосфором SiGe
Рисунок 7. МОП-структура, в которой мелкие области истока и стока получены диффузией из легированного фосфором SiGe

Фотография МОП-транзистора
Рисунок 8. Фотография МОП-транзистора, структура которого показана на рис. 2 [11]

КНИ-структура с длиной канала 0,28 мкм и шириной 9,1 мкм
Рисунок 9. КНИ-структура с длиной канала 0,28 мкм и шириной 9,1 мкм

МОП-транзисторы со структурой "кремний-на-изоляторе"

МОП-транзисторы, изготовленные по технологии "кремний на изоляторе" (КНИ), являются весьма перспективными для создания микромощных и высокоскоростных СБИС с напряжением питания до 1,2 В и менее [8], поскольку наличие толстого окисла вместо кремния под областями истока и стока существенно уменьшает величину ёмкости на подложку. Вторым преимуществом является простой процесс изоляции компонентов и высокая плотность интеграции благодаря отсутствию изолирующих карманов. КНИ-структуры отличаются высокой радиационной стойкостью и повышенной надёжностью при высоких температурах. Короткоканальные эффекты в КНИ-приборах могут быть подавлены простым уменьшением толщины кремниевого слоя. Наклон подпороговой характеристики у КНИ-транзисторов получается практически идеальным. Транзисторы высокого качества получаются на плёнках кремния толщиной 8 нм.

Однако перспективность КНИ-структур не является бесспорной [2]. Основная проблема состоит в том, что КНИ-транзисторы имеют увеличенный подпороговый ток вследствие эффекта плавающей подложки, который устанавливает предел понижению потребляемой мощности в выключенном состоянии транзисторного ключа. Попытка понизить этот ток приводит к увеличению порогового напряжения, которое не позволяет уменьшить напряжение питания для уменьшения потребляемой мощности. Вторым принципиальным аргументом является то, что малая собственная ёмкость КНИ-транзистора перестаёт быть его преимуществом при дальнейшем сокращении размеров, поскольку уже в современных СБИС задержка в межсоединениях превышает задержку в вентилях.

Для КНИ-структур используют три способа изоляции: локальное окисление кремния (LOCOS), изоляция мелкими канавками (STI) [5] и меза-изоляция [8]. LOCOS-изоляцию трудно использовать при нормах проектирования менее 0,25 мкм из-за "птичьего клюва", который ограничивает возможности получения изолирующих областей малой площади. STI-изоляция является сравнительно дорогостоящим процессом.

Пример транзистора со структурой КНИ показан на рис. 9 [8]. Толщина слоя заглубленного окисла составляет 390 нм, толщина слоя кремния на окисле равна 190 нм. Подзатворный окисел имеет толщину 4,7 нм, ширина канала равна 9,1 мкм, толщина поликремниевого затвора — 300 нм. Легирование канала выполняется таким образом, чтобы получить нужное пороговое напряжение. Кармашки, легированные бором для n-канальных транзисторов и фосфором — для p-канальных, необходимы для предохранения от смыкания истока и стока и подавления эффекта снижения порогового напряжения с уменьшением длины канала. На области истока, стока и затвора осаждён слой силицида TiSi2 толщиной 50 нм для уменьшения сопротивления контактов. Контакты к областям транзистора выполнены вольфрамом, а разводка электрических цепей между транзисторами — алюминием. Изоляция между транзисторами на кристалле выполняется разграничительной прослойкой (спейсером, рис. 9) из окисла кремния.

Одной из проблем изготовления транзисторов на тонких плёнках кремния является высокое последовательное сопротивление областей истока и стока. Для его уменьшения используют самосовмещённый силицидный процесс, использующий силицид титана или кобальта. Однако, если толщина используемой плёнки кремния менее 20 нм, то такой тонкий слой может быть полностью поглощён формирующимся слоем силицида и тогда площадь контакта между кремнием и силицидом резко уменьшается, что приводит к возрастанию сопротивления контакта. Очень малое поглощение кремния происходит при выполнении контакта из вольфрама, однако при контакте к сильнолегированному кремнию р-типа проводи-мости вольфрам образует контакты с очень плохой стабильностью характеристик. Для решения проблемы контактов может потребоваться эпитаксиальное наращивание плёнки кремния сверху областей истока и стока или, наоборот, стравливание той области кремния, где должен быть сформирован канала транзистора.

Один из вариантов реализации этой идеи представлен на рис. 10 [26]. Транзистор имеет длину канала 40 нм, изготовлен по технологии КНИ на экстремально тонком слое кремния (было изготовлено три варианта транзисторов с толщиной кремния 4, 11 и 18 нм).

Структура КНИ с ультратонким слоем кремния (4–18 нм) и длиной канала 40 нм (слева) и её фотография сверху
Рисунок 10. Структура КНИ с ультратонким слоем кремния (4–18 нм) и длиной канала 40 нм (слева) и её фотография сверху. Справа внизу показан затвор транзистора в увеличенном масштабе

Слой исходного кремния на изоляторе имел удельное сопротивление 3 Ом·см. Толщина слоя заглубленного окисла составляла 100 нм и он был выращен на подложке n-типа с удельным сопротивлением 0,02 Ом·см. Плёнка кремния для формирования областей истока и стока имела толщину 80 нм. В ней селективным травлением была получена область толщиной от 4 до 18 нм, в которой впоследствии был сформирован канал транзистора. Таким образом, при тонком слое кремния для области канала области истока и стока оказались достаточно толстыми (рис. 10), что обеспечило их низкое омическое сопротивление. Подзатворный окисел толщиной 4,7 нм был выращен в сухом кислороде.

Несколько поликремниевых затворов длиной от 40 до 135 нм были сформированы электронно-лучевой литографией со сверхвысокой разрешающей способностью. Для формирования областей истока и стока n-типа в сверхтонком слое кремния р-типа была использована диффузия фосфора из фосфоросиликатного стекла, нанесённого на сформированную ранее структуру (рис. 10).

Контакты к истоку, стоку и затвору были выполнены из алюминия. Фотография структуры, полученная сканирующим электронным микроскопом, показана на рис. 10. Транзистор c толщиной канала 4 нм имеет наклон подпороговой характеристики 75 мВ на декаду, что свидетельствует о сильном подавлении короткоканальных эффектов.

МОП-транзистор с длиной канала 0,18 мкм, выполненный на плёнке кремния толщиной 21 нм без наращивания толщины областей истока-стока
Рисунок 11. МОП-транзистор с длиной канала 0,18 мкм, выполненный на плёнке кремния толщиной 21 нм без наращивания толщины областей истока-стока

Проблема плохой стабильности вольфрамового контакта к областям р-типа может быть решена путём дезак-тивации атомов бора в кремнии атомами водорода при водородном плазменном травлении кремния. Подготовленная таким образом поверхность кремния позволяет получить более стабильный контакт с вольфрамом [12]. На рис. 11 показана фотография МОП-транзистора с длиной канала 0,18 мкм, выполненного на кремниевой плёнке толщиной 21 нм, с толщиной подзатворного окисла 3,6 нм и толщиной поликремниевого затвора 150 нм. Слой вольфрама составил 48 нм, слой кремния под контактом — 6 нм (рис. 12). Сопротивление полученного контакта равно 10 Ом/квадрат, что при том же поглощении кремния меньше, чем у силицида кобальта и титана [12]. Наклон подпороговой характеристики составил 70 мВ/дек. для n-канального транзистора и 75 В/дек. для р-канального.

Вольфрамовый контакт к стоку
Рисунок 12. Вольфрамовый контакт к стоку. Толщина слоя кремния уменьшилась на 15 нм для n-канального транзистора

Оригинальная КНИ-структура предложена в работе [13] (рис. 13). В качестве изолятора в ней использован воздух, что позволило назвать эту технологию "кремний ни на чём" (Silicon-on-Nothing, SON) [13]. Эта технология объединяет положительный качества обычной структуры транзисторов на кремнии с достоинствами КНИ.

МОП-структура кремний ни на чём
Рисунок 13. МОП-структура "кремний ни на чём" (слева) и её фотография на стадии получения воздушного канала (справа). Использована стандартная подложка

Принцип изготовления такого прибора состоит в следующем. На кремниевую пластину наносят эпитаксиальный слой SiGe толщиной 10–30 нм, сверху которого наносят слой кремния толщиной 5–20 мм. Слой SiGe впоследствии будет стравлен и таким образом под слоем кремния получится пустота (воздух), которую можно заполнить окислом кремния, но можно и не заполнять ничем. После формирования слоя подзатворного окисла, поликремниевого затвора и спейсера на том месте, где должны быть области истока и стока (рис. 13), с помощью анизотропного плазменного травления делают канавки. Таким образом получается доступ к ранее нанесённому слою SiGe, который теперь вытравливается полностью с помощью селективного плазменного травления. Таким способом под слоем кремния получается воздушный тоннель высотой около 20 нм. После получения воздушного тоннеля его стенки пассивируют тонким слоем окисла. Фотография структуры на этом этапе техпроцесса показана на рис. 13, справа.

На рис. 14 показана фотография поперечного разреза структуры с высотой канала 30 нм. Глубокие области истока и стока изготавливают селективным эпитаксиальным наращиванием кремния.

Поперечный разрез структуры кремний ни на чём
Рисунок 14. Поперечный разрез структуры "кремний ни на чём"

Технология "кремний ни на чём" позволяет изготавливать МОП-транзисторы с глубиной p-n-переходов и толщиной канала 5 нм [13]. Эффект модуляции длины канала и DIBL эффект в таких структурах становятся существенными только при длине канала менее 30 нм. При их изготовлении не требуется применение специального оборудования или материалов, все технологические операции являются типовыми.

Транзисторы с двойным и с окольцовывающим затвором

Для разработки МОП-транзисторов с длиной канала менее 100 нм в соответствии с правилами масштабирования необходимо уменьшать глубину залегания p-n-переходов и толщину окисла. Однако для транзисторов с длиной канала менее 100 нм ток туннелирования через затвор становится очень большим и ограничивает мощность, потребляемую СБИС в режиме покоя, а мелкие p-n-переходы приводят к большому сопротивлению контактных областей. Для предотвращения смыкания областей истока и стока неизбежно применение высоколегированного (>1018 см-3) стопора. Однако стопор снижает нагрузочную способность транзистора и увеличивает утечки в подпороговой области.

В связи с изложенным, появился большой интерес к транзисторам с двойным или окольцовывающим затвором, когда затвор с двух (или со всех) сторон охватывает область канала. Такой подход позволяет эффективно управлять энергетическим барьером между истоком и стоком и существенно ослабить большинство короткоканальных эффектов в транзисторах с проектными нормами менее 50 нм. Уменьшается также ёмкость р-n-переходов, улучшенная радиационная стойкость. Двойная плотность заряда инверсионного слоя увеличивает нагрузочную способность транзистора.

Принцип действия транзистора DELTA с двойным затвором [14] иллюстрируется рис. 15. На толстом слое окисла создаётся островок кремния в форме бруска, который служит каналом транзистора. Затвор охватывает область канала с трёх сторон. Это обеспечивает большую передаточную проводимость и малые токи утечки в подпороговой области. Канал транзистора получается сильно обеднённым. Транзистор работает в режиме объёмной инверсии полупроводника. С уменьшением его толщины наблюдается увеличение наклона подпороговой характеристики, то есть уменьшение тока утечки в подпороговой области [14]. Это объясняется уменьшением ёмкости обеднённого слоя и, следовательно, увеличением потенциала поверхностного слоя. В транзисторах с очень тонким каналом (2 нм) становится существенным эффект квантования энергии, который влияет на функцию распределения электронов в полупроводнике и параметры транзистора. Увеличивается также роль рассеяния носителей на шероховатостях границы раздела окисел-кремний, поскольку увеличивается площадь затвора.

Структура МОП-транзистора с двойным затвором
Рисунок 15. Структура МОП-транзистора с двойным затвором

Структура транзистора с двойным затвором в настоящее время существенно модернизирована для обеспечения лучшей технологичности и совместимости с существующими техпроцессами массового производства [15]. Транзистор имеет толщину окисла 2,5 нм и длину канала до 10 нм, высота канала составляет 50 нм, толщина - от 10 до 120 нм [15]. Конструкция транзистора разработана таким образом, что его топология не отличается от обычного интегрального МОП-транзистора. Однако особенностями конструкции является самосовмещённость затворов друг с другом и с областями истока и стока, затвор выполнен из SiGe, низкоомные областям истока и стока выполнены из поликремния или поли-Si0,85Ge0,15, легированного фосфором.

В транзисторах с окольцовывающим затвором (рис. 16) ток канала течёт перпендикулярно поверхности кристалла, и затвор со всех сторон окружает канал (Surrounding Gate Transistor, SGT) [16]. Такая структура обеспечивает минимальную ёмкость обеднённого слоя и поэтому практически весь заряд затвора уравновешивается зарядом носителей в канале и тонком обеднённом слое. Поэтому такая структура имеет минимальные подпороговые токи и большую передаточную проводимость. Вертикальное расположение канала обеспечивает высокую степень интеграции. Это позволяет использовать транзисторы с окольцовывающим затвором для построения ячеек памяти статических, динамических и электрически программируемых запоминающих устройств.

МОП-транзистор с цилиндрическим каналом
Рисунок 16. МОП-транзистор с цилиндрическим каналом. Справа показано поперечное сечение структуры

Недостатками описанных конструкций являются высокое тепловое сопротивление между каналом и подложкой, которое вызывает сильный саморазогрев и, как следствие, увеличенное рассеяние носителей на фононах, а также увеличенное паразитное последовательное сопротивление областей истока и стока.

Другие типы транзисторных структур

Выше описаны только наиболее перспективные или нашедшие широкое применение транзисторные структуры. Однако в литературе описаны и другие варианты.

Транзисторы с вертикальным каналом предлагаются в качестве кандидатов на суб-100-нм структуры. В работе [17] описан транзистор с вертикальным каналом длиной менее 50 нм, изготовленный на стандартной производственной линии. Изготовление канала в вертикальном направлении снижает площадь кристалла, но позволяет делать канал длинным и избавиться таким образом от короткоканальных эффектов, в частности, уменьшить подпороговый ток, что особенно важно для ячеек памяти. На рис. 17 поликремний охватывает область истока, если посмотреть на транзистор сверху, поэтому области поликремния оказываются электрически соединены.

МОП-транзистор с цилиндрическим каналом
Рисунок 17. МОП-транзистора с вертикальным затвором. Обе части поликремниевого затвора электрически соединены в плане

Структура на рис. 17 может быть модифицирована для получения вертикального транзистора с двойным затвором и каналом длиной 70 нм [17]. Для этого n±область истока делают очень тонкой, тогда вертикально направленный ток канала оказывается заключен между двумя затворами, что снижает влияние короткоканальных эффектов и уменьшает подпороговый ток.

Gate-All-Around (GAT) МОП-транзистор [18] также имеет два затвора: снизу и сверху канала. Его особенностью является изготовление канала из поликремния, который рекристаллизуется оригинальным методом продольной кристаллизации, индуцированной металлом [18]. После рекристаллизации аморфного кремния получают крупнозернистую структуру в активной области канала. Транзистор имеет характеристики, близкие к КНИ-прибору. По сравнению с транзистором, имеющим одиночный затвор, он имеет улучшенный наклон подпороговых характеристик и большую нагрузочную способность.

Транзистор с тройным затвором (П-образный транзистор) [19] является конструктивной модификацией транзистора с двойным затвором. В нём затвор охватывает канал не с двух сторон, и не окольцовывает его, а управляет каналом с прямоугольным сечением с трёх сторон, напоминая в сечении греческую букву "П". Эта конструкция более технологична, чем с окольцовывающим затвором.

Для решения проблемы уменьшения подвижности в транзисторах с коротким каналом изучается применение механически напряжённого кремния, который выращивается на поверхности SiGe. Вследствие различия в постоянных кристаллической решётки Si и SiGe кремний испытывает механическое растягивающее усилие по двум координатам. Было обнаружено, что подвижность носителей в напряжённом кремнии выше, чем в обычном и при 30-% содержании Ge в SiGe подвижность электронов в напряжённом кремнии увеличивается примерно на 80% [20].

Для увеличения подвижности носителей в канале p-МОП-транзисторов в работе [21] в качестве материала канала использовался SiGe, в котором подвижность "дырок" больше, чем в Si. Для улучшения качества поверхности окисла на SiGe был нанесён тонкий (4 нм) слой Si. Между Si и SiGe образуется гетеропереход, который представляет собой потенциальную яму для "дырок". Концентрация "дырок" в ней оказывается больше, чем на границе раздела Si – SiO2. Поэтому ток канала обеспечивается током "дырок" в SiGe, где их подвижность выше.

Одним из путей уменьшения потребляемой мощности ИС является снижение напряжения питания. Однако оно не может быть меньше учетверённого порогового напряжения [3]. В то же время пороговое напряжение не может быть уменьшено ниже 0,2 В, поскольку это приводит к увеличению подпорогового тока, который определяет потребляемую мощность в пассивном режиме СБИС. Решить это противоречие позволяют МОП-транзисторы с динамически изменяющимся пороговым напряжением (DTMOS [22]). При уменьшении напряжения на затворе (то есть когда транзистор переходит в пассивный режим работы) у таких транзисторов увеличивается пороговое напряжение и, следовательно, уменьшается подпороговый ток. При увеличении напряжения на затворе пороговое напряжение падает, что приводит к росту тока стока и увеличению нагрузочной способности транзистора. Конструктивно DTMOS-транзисторы представляют собой обычный КНИ МОП-транзистор, у которого затвор соединён с подложкой. При этом пороговое напряжение управляется напряжением на подложке, которое автоматически уменьшается с ростом напряжения на затворе. Недостатком такого транзистора является малое напряжение питания (0,6 В), ограниченное напряжением отпирания p-n-переходов истока и стока.

Особенности транзисторов для аналоговых применений

По мере уменьшения геометрических размеров транзисторов, их характеристики, особенно важные для аналоговых применений, существенно ухудшаются. К ним относятся дифференциальное сопротивление стока, передаточная проводимость, скорость старения из-за горячих электронов, технологический разброс характеристик, отношение сигнала к шуму и динамический диапазон.

Ослабление короткоканальных эффектов для цифровых схем при малом напряжении питания можно выполнить достаточно просто — путём увеличения дозы легирования подложки, что уменьшает расширение области обеднения стока в сторону канала. Однако для аналоговых схем увеличение легирования приводит к росту порогового напряжения и уменьшает подвижность носителей в канале, что снижает нагрузочную способность транзистора.

Основную проблему конструирования транзисторов для аналоговых применений представляет деградация параметров, вызванная горячими электронами. В изготовленных аналоговых устройствах она проявляется в виде долговременной нестабильности параметров (старения), которая является очень важным параметром, особенно для измерительных цепей.

Одним из методов уменьшения влияния горячих электронов является технология LATID (ионная имплантация под большим углом наклона ионного пучка), позволяющая уменьшить напряжённость электрического поля в канале возле стока. При этом снижается как скорость генерации горячих носителей, так и вероятность образования ими поверхностных состояний в окисле. Усиление и сопротивления стока уменьшаются в несколько раз по сравнению с обычными LDD-структурами. Для изучения де-градации параметров в [27] была использована дифференциальная пара транзисторов. На сток одного из них подавалось повышенное напряжение (7 В), чтобы увеличить долю горячих электронов, на второй транзистор подавалось обычное рабочее напряжение. Сдвиг нуля дифференциальной пары периодически измерялся, и его величина характеризовала степень заряженности окисла горячими электронами. Оказалось, что LATID-технология позволяет почти в 10 раз уменьшить временную нестабильность напряжения смещения нуля дифференциальной пары, вызванную горячими электронами [27].

Требование малого разброса параметров транзисторов на кристалле является второй особенностью аналоговых схем. Основным критерием оценки разброса параметров является также напряжение смещения нуля дифференциальной пары. Для снижения разброса параметров используют транзисторы с размерами, в 3 и более раз превышающими минимально возможные для используемой технологии. Уменьшенный разброс параметров обеспечивает также крутое ретроградное распределение примеси, по сравнению с ореолом или имплантацией в кармашки.

Следующей проблемой является обеспечение малого порогового напряжения, которое, наряду с напряжением питания, ограничивает динамический диапазон аналоговой схемы. Это требование вступает в противоречие с противоположным требованием со стороны цифровых схем, для которых пороговое напряжение определяет запас помехоустойчивости и подпороговый ток, а следовательно, потребляемую мощность в режиме покоя. Для аналоговых схем подпороговый ток не влияет на энергопотребление, так как ток покоя в них обычно задаётся генераторами тока. Кардинальным решением этой проблемы является усложнение техпроцесса, которое позволяет делать МОП-транзисторы с разными пороговыми напряжениями на одном кристалле [23]. Для этого в работе [23] был разработан 0,18-мкм техпроцесс, позволяющий создавать транзисторы с нулевым пороговым напряжением для аналоговых блоков и с Vt = 0,4 В - для цифровых. Нулевое пороговое напряжение в нём реализуется благодаря добавлению двух технологических операций для "аналоговых" транзисторов: селективное травление окисла и последующее эпитаксиальное наращивание нелегированного кремния толщиной 30 нм.

Другим методом изменения порогового напряжения является применение двух материалов затвора с разными работами выхода для разных транзисторов, например, поли-SiGe и поли-Si [24].

В связи с низкой себестоимостью технологии цифровых СБИС и наличием хорошо отработанной инфраструктуры автоматизированного проектирования и производства, обеспечивающей быстрый выход изделий на рынок, представляет особый интерес применение технологий цифровых СБИС для разработки и производства аналоговых схем [25]. Однако такое применение наталкивается на ряд проблем: количество доступных активных и пассивных элементов довольно ограничено, технология оптимизирована только по двум критериям: быстродействие и потребляемая мощность, активные элементы контролируются только на основе простых тестов, таких как задержка вентиля и нагрузочная способность. Тем не менее, этот подход считается перспективным, и предпринимаются шаги по его развитию [25].

Литература

  1. Thompson S., Alavi M., Hussein M., Jacob P., Kenyon C., Moon P., Prince M., SivakumarS., Tyagi S., Bohr M. 130nm Logic Technology Featuring 60nm Transistors, Low-K Dielectrics, and Cu Interconnects. Intel Yechnology Journal. Vol. 6. 2002. № 2. P. 5–13.
  2. Thompson S., Packan P., Bhor M. MOS scaling: Transistor challenges for the 21st century. Intel Tech. J. 1998. Vol. Q3. P. 1–19.
  3. Brand A., Haranahalli A., Hsieh N., Lin Y.C., Sery G., Stenton N., Woo B.J. Intel’s 0.25 Micron, 2.0Volts Logic Process Technology. Intel Technology Journal. Q3’98. P. 1–9.
  4. Momose H.S., Ono M., Yoshitomi T., Ohguro T., Nakamura S., Saito M., Iwai H. 1.5 nm direct-tunneling gate oxide Si MOSFET’s. IEEE Trans. on Electron Devices. Vol. 43. Aug. 1996. № 8. P. 1233–1242.
  5. VanDerVoorn P., Gan D., Krusius P. CMOS Shallow-Trench-Isolation to 50-nm Channel Widths. IEEE Trans. on Electron Devices. Vol. 47. June 2000. № 6. P. 1175–1182.
  6. Yeh W.-K., Chou J.-W. Optimum halo structure for Sub-0.1 mm CMOSFETs. IEEE Trans. ED. Vol. 48. Oct. 2001. № 10. P. 2357–2362.
  7. Shin H., Lee S. An 0.1-m Asymmetric Halo by Large-Angle-Tilt Implant (AHLATI) MOSFET for High Performance and Reliability. IEEE TRANSACTIONS ON ELECTRON DEVICES. Vol. 46. April 1999. № 4. P. 820–822.
  8. Pindl S., Berthold J., Huttner T., Reif S., Schumann D., Philipsborn H. A 130-nm channel length partially depleted SOI CMOS-technology. IEEE Trans ED. 1999. Vol. 46. № 7. P. 1562–1566.
  9. De I., Osburn C. M. Impact of Super-Steep-Retrograde Channel Doping Profiles on the Performance of Scaled Devices. IEEE TRANSACTIONS ON ELECTRON DEVICES. Vol. 46. August 1999. № 8. P. 1711–1717.
  10. Momose H.S., Ohguro T., Morifuji E., Sugaya H., Nakamura S., Iwai H. Ultrathin Gate oxide CMOS with nondoped selective epitaxial Si channel layer.IEEE Trans. ED. Vol. 48. 2001. № 6. P. 1136–1144.
  11. Uchino T., Miyauchi A., Shiba T. MOSFETs with ultrashallow junction and minimum drain area formed by usin solid-phase diffusion from SiGe. IEEE Transactions on Electron Devices. Vol. 48. 2001. № 7. P. 1406–1411.
  12. Takahashi M., Ohno T., Sakakibara Y., Takayama K. Fully depleted 20-nm SOI CMOSFETs with W-Clad Gate/Source/Drain layers. IEEE Transactions on Electron Devices. Vol. 48. 2001. № 7. P. 1380–1385.
  13. Jurczak M., Skotnicki T., Paoli M., Tormen B., Martins J., Rogolini J.L., Dutartre D., Ribot P., Leneble D., Pantel R., Monfray S. Silicon-on-nothing (SON) — an innovative process for advanced CMOS. IEEE Trans ED. Vol. 47.№ 11. P. 2179–2187.
  14. Hisamoto D., Kaga T., Kawamoto Y., Takeda E. A fully depletad lean-channel transistor (DELTA) - a novel vertical ultrathin SOI MOSFET. IEEE Electron Device Letters. Vol. 11. 1990. № 1. P. 36–38.
  15. Huang X., Lee W.-C., Kuo C., Hisamoto D., Chang L., Kedzierski J., Anderson E., Takeuchi H., Choi Y.-K., Asano K., Subramanian V., King T.-J., Bokor J. and Hu C. Sub 50-nm FinFET: PMOS. in IEDM Tech. Dig. 1999. P. 67–70.
  16. Takato H., Sunouch K., Okabe N., Nitayama A., Hieda K., Horiguchi F., Masuoka F. Imact of surraunding gate transistor (SGT) for ultra-density LSI’s. IEEE Trans. on ED. Vol. 38. 1991. № 3. P. 573–578.
  17. Schulz T., Rоsner W., Risch L., Korbel A., Langmann U. Short-channel vertical sidewall MOSFETs. IEEE Trans ED. Vol. 48. 2001. № 8. P. 1783–1788.
  18. 1Chan V.W.C., Chan P.C.H. Fabricationof Gate-All-Around Transistors Using Metal Induced Lateral Crystallization. IEEE ELECTRON DEVICE LETTERS. Vol. 22. February 2001. № 2. P. 80–82.
  19. Park J.-T., Colinge J.-P., Diaz C.H. Pi-Gate SOI MOSFET. IEEE ELECTRON DEVICE LETTERS. Vol. 22. 2001. № 8. P. 405.
  20. Rim K., Hoyt J.L., Gibbons J.F. Fabrication and Analysis of Deep Submicron Strained-Si N-MOSFET’s. IEEE TRANSACTIONS ON ELECTRON DEVICES. Vol. 47. July 2000. № 7.P. 1406–1415.
  21. Yeo Y.-C., Subramanian V., Kedzierski J., Xuan P., King T.-J., Bokor J., Hu C. Design and fabrication of 50-nm thin-body pMOSFETs with a SiGe heterostructure channel. IEEE Trans. ED. Vol. 49. 2002. № 2. P. 279–286.
  22. Chang S.-J., Chang C.-Y., Chao T.-S., Huang T.-Y. High Performance 0.1 _m Dynamic Threshold MOSFET Using Indium Channel Implantation. IEEE ELECTRON DEVICE LETTERS. Vol. 21. March 2000. № 3. P. 127–129.
  23. Ohguro T., Naruse H., Sugaya H., Morifuji E., Nakamura S., Yoshitormi T., Moromoto T., Kimijima H., Momose H.S., Katsumata Y., Iwai H. An 0.18 mm CMOS for mixed digital and analog applications with zero-volt-Vthepitaxial-channel MOSFET’s. IEEE Trans on Electron Devices. Vol. 46. 1999. № 7. P. 1378–1383.
  24. Ponomarev Y., Stolk P., Dachs C.J.J., Montree A.H. A 0.13 mm poli-SiGe gate CMOS Technology for low-voltage mixed-signal applications. IEEE Trans on ED. Vol. 47. 2000. № 7. P. 1507–1513.
  25. Razavi B. CMOS Technology Characterization for Analog and RF Design. IEEE Journ. on Solid-State Circuits. Vol. 34. March 1999. № 3. P. 268–276.
  26. Suzuki E., Ishii K., Kanemaru S., Maeda T., Tsutsumi T., Sekogava T., Nagai K., Hiroshima H. Highly Suppressed Short-Channel Effects in Ultrathin SOI n-MOSFET’s. IEEE Trans. on Electron DevicesVol. 47. Feb. 2000. № 2. P. 354–359.
  27. Zhao Ji., Chen H.-S., Teng C.S., Moberly L. Improved hot-carrier immunity for CMOSmixed-signal applications with LATID technology. IEEE Trans on Electron Devices. Vol. 46. 1996. № 6. P. 954–957.
  28. Nat. Technol. Roadmap for Semi-conductor. Semiconduct. Indust. Assoc., 1997.






Реклама на сайте
тел.: +7 (495) 514 4110. e-mail:admin@eust.ru
1998-2014 ООО Рынок микроэлектроники